jz5

module あ
　sub　main
　　dim　Ａ＝1２3＋４５6＊7８／9０－＆HEＡＤ
　　coNSOLe．wRiTELine（Ａ)
　end sub
end module

jz5

initial begin
    $assertoff;
    wait(ev.triggered);
    $asserton;
end

jz5

$asserton(0, top); // (levels [, list_of_modules_or_assertions])

jz5

module m #(max_size = 1023) (
    input clk,
    input rst_n,
    input  [$clog2(max_count):0] in,
    output [$clog2(max_count):0] out
);
endmodule

jz5

genvar i;
for (i = 0; i < SIZE; i = i + 1) begin
    // module m を SIZE 個インスタンス
    m i_m(.clk(clk), .rst_n(rst_n), .x(x[i]), .y(y));
end

jz5

generate
    genvar i;
    for (i = 0; i < SIZE; i = i + 1) begin
        m i_m(.clk(clk), .rst_n(rst_n), .x(x[i]), .y(y));
    end
endgenerate

generate
    for (i = 0; i < SIZE; i = i + 1) begin // 上記宣言の genvar i が有効
        m i_m(.clk(clk), .rst_n(rst_n), .x(x[i]), .y(y));

jz5

// foo[0].i_m ～ foo[SIZE-1].i_m がインスタンスされる
for (i = 0; i < SIZE; i = i + 1) begin : foo
    m i_m(.clk(clk), .rst_n(rst_n), .x(x[i]), .y(y));
end

jz5

for (genvar i = 0; i < SIZE; i++) begin
    m i_m(.clk(clk), .rst_n(rst_n), .x(x[i]), .y(y));
end

jz5

5   // 32-bit
'd5 // 32-bit
'h5 // 32-bit
'b101 // 32-bit

jz5

logic [63:0] a;

a = '0; //
a = '1; // a = 64'hFFFF_FFFF_FFFF_FFFF
a = 'x; // 'X も OK
a = 'z; // 'Z も OK