- SDRAM-testerを作った
- dummy moduleではtesterが動いた
- zept refreshが正しく動いているかどうかを確認できるテストなのだろうか
- refreshがないと一周の時間すらデータが保たない?
- Auto precharge is defferent from auto refresh.
- sbtがつらい
- 来週はSDRAM-testerを実機で回す
- chiselにdon't careがないのが辛い
- CacheのIOをCore側とDRAM側に分離した
- CacheをSeqMemにしてみるかも
- ちょっとコードを変更した
- zeptのデバッグのhelp
- AXIのChisel bindingを発見した
- CPUのtestを書きたい
- bit widthが違っても代入できたりとか
- feature warningを無視したくない
- Zept can implement X (Don't care) in chisel.
- BUSのclockってどうします?
- CPUのclockとは違うこともある
- が、CPUと同じにしたい
- mul/div
- 32bit * 32bitが欲しい
- DSPになげる
- divはDSPになさそう